廣州Cortex-M3 +ucos-II系統(tǒng)開發(fā)培訓(xùn)學(xué)院多少錢

嵌入式高薪就業(yè)課程]FPGA系統(tǒng)實訓(xùn)就業(yè)班

本課程結(jié)合目前熱門的FPGA技術(shù)，由多年開發(fā)經(jīng)驗的工程師授課，系統(tǒng)地介紹了FPGA的基本設(shè)計方法。學(xué)習(xí)FPGA/CPLD概念的基礎(chǔ)上， Altera公司和Xilinx公司主流FPGA/CPLD的結(jié)構(gòu)與特點。本課程在FPGA應(yīng)用開發(fā)方面主要有：初級篇內(nèi)容包括Verilog HDL語言基礎(chǔ)，Altera公司FPGA設(shè)計工具Quartus II軟件綜述，F(xiàn)PGA組合邏輯設(shè)計技術(shù)等，高級篇內(nèi)容包括FPGA的硬件設(shè)計技術(shù)，基于Nios II的SOPC系統(tǒng)設(shè)計，NiosII SOPC系統(tǒng)設(shè)計實例，系統(tǒng)時序邏輯設(shè)計技術(shù)以及基于FPGA的IP核設(shè)計技術(shù)。

課程大綱

**階段：主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計的基礎(chǔ)知識，掌握FPGA*小系統(tǒng)硬件電路設(shè)計方法，學(xué)會操作QuartusII軟件來完成FPGA的設(shè)計和開發(fā)。

1..編程邏輯器件簡介

2.可編程邏輯器件的發(fā)展歷史

3. FPGA/CPLD的基本結(jié)構(gòu)

3.1 FPGA的基本結(jié)構(gòu)

3.2 CPLD的基本結(jié)構(gòu)

3.3 FPGA和CPLD的比較

3.4 FPGA/CPLD的設(shè)計流程

4. PLD/FPGA的分類和使用

5. FPGA關(guān)鍵電路的設(shè)計（*小電路設(shè)計）：

5.1  FPGA管腳設(shè)計

5.2  **配置與調(diào)試接口電路設(shè)計

5.3  高速SDRAM存儲器接口電路設(shè)計

5.4  異步SRAM（ASRAM）存儲器接口電路設(shè)計

5.5  FLASH存儲器接口電路設(shè)計

5.6  開關(guān)、按鍵與發(fā)光LED電路設(shè)計

5.7  VGA接口電路設(shè)計

5.8  PS/2鼠標(biāo)及鍵盤接口電路設(shè)計

5.9  RS-232串口

5.10  字符型液晶顯示器接口電路設(shè)計

5.11  USB2.0接口芯片CY7C68013電路設(shè)計

5.12  電源電路設(shè)計

5.13  復(fù)位電路設(shè)計

5.14  撥碼開關(guān)電路設(shè)計

5.15  i2c總線電路設(shè)計

5.16  時鐘電路設(shè)計

5.17 圖形液晶電路設(shè)計

第二階段：介紹熟練掌握硬件描述語言(Verilog HDL)是FPGA工程師的基本要求。**本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前*流行的Verilog HDL語言的基本語法，掌握Verilog HDL語言中*常用的基本語法。**本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計一些簡單的FPGA程序，掌握組合邏輯和時序邏輯電路的設(shè)計方法。**實戰(zhàn)訓(xùn)練，學(xué)員可以對Verilog HDL語言有更深入的理解和認(rèn)識。

2.1 硬件描述語言簡介

2.1.1 Verilog HDL的特點

2.1.2 Verilog HDL的設(shè)計流程簡介

2.2 Verilog模塊的基本概念和結(jié)構(gòu)

2.2.1 Verilog模塊的基本概念

2.2.2 Verilog HDL模塊的基本結(jié)構(gòu)

2.3 數(shù)據(jù)類型及其常量及變量

2.4 運算符及表達(dá)式

2.4.1 算術(shù)運算符

2.4.2 關(guān)系運算符

2.4.3 邏輯運算符

2.4.4 按位邏輯運算符

2.4.5 條件運算符

2.4.6 移位運算符

2.4.7 拼接運算符

2.4.8 縮減運算符

2.5 條件語句和循環(huán)語句

2.5.1 條件語句

2.5.2 case 語句

2.5.3 while語句

2.5.4 for語句

2.6 結(jié)構(gòu)說明語句

2.6.1 initial語句

2.6.2 always語句

2.6.3 task和function語句

2.7 系統(tǒng)函數(shù)和任務(wù)

2.7.1 標(biāo)準(zhǔn)輸出任務(wù)

2.7.2 仿真控制任務(wù)

2.7.3 時間度量系統(tǒng)函數(shù)

2.7.4 文件管理任務(wù)

2.8 小結(jié)

第三階段 Altera FPGA設(shè)計

3.1 Altera高密度FPGA

3.1.1 主流高端FPGA——Stratix系列

3.1.2 內(nèi)嵌高速串行收發(fā)器的FPGA Stratix GX系列

3.2 Altera的Cyclone系列低成本FPGA

3.2.1 新型可編程架構(gòu)

3.2.2 嵌入式存儲資源

3.2.3 專用外部存儲接口電路

3.2.4 支持的接口和**

3.2.5 鎖相環(huán)的實現(xiàn)

3.2.6 I/O特性

3.2.7 Nios II嵌入式處理器

3.2.8 配置方案

3.3 Altera的MAX II系列CPLD器件

3.4 Quartus II軟件綜述

3.4.1 Quartus II軟件的特點及支持的器件

3.4.2 Quartus II軟件的工具及功能簡介

3.4.3 Quartus II軟件的用戶界面

3.5 設(shè)計輸入

3.5.1 建立工程

3.5.2 建立設(shè)計

3.6 綜合

3.7 布局布線

3.8 仿真

3.9 編程與配置

3.10 小結(jié)

第四階段：隨著FPGA芯片的性能和密度不斷提高, 基于FPGA產(chǎn)品開發(fā)正在逐漸成熟并且在很多領(lǐng)域得到了應(yīng)用。本階段重點學(xué)習(xí)在FPGA產(chǎn)品設(shè)計核心技術(shù)

4.1 FPGA的硬件設(shè)計技術(shù)

4.2 基于Nios II的SOPC系統(tǒng)設(shè)計

4.3 Nios II的SOPC系統(tǒng)的設(shè)計實例

4.4 系統(tǒng)時序邏輯設(shè)計技術(shù)

4.5 基于FPGA的IP核設(shè)計技術(shù)

4.6FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計

4.7 基于FPGA的硬件回路仿真器設(shè)計

第五階段Alter的IP工具

5.1 IP的概念

5.2 Alter可提供的IP

5.3 Alter IP在設(shè)計中的作用

5.4使用Alter的基本宏功能

5.5使用Alter的IP核

第六階段：總結(jié)答疑，由工程師帶領(lǐng)學(xué)員設(shè)計項目

質(zhì)量**：

1.每個班提供充足的實踐操作和問題輔導(dǎo)答疑時間。**人手一臺機(jī)、1套實驗器材！

2.所有班級均采用小班授課，20%理論 60%實戰(zhàn) 20%項目實踐。

3.在學(xué)習(xí)期間均會獲得我公司研發(fā)部幾十位資深高級工程師、國際項目經(jīng)理等的技術(shù)支持，除正常學(xué)習(xí)時間外，其他任何時間學(xué)員均可前來進(jìn)行額外實踐。

4.合格頒發(fā)**：全國高新技術(shù)人才《FPGA設(shè)計》**。

5.提供一年的的免費技術(shù)支持服務(wù)。

6.優(yōu)秀學(xué)員可以加入信盈達(dá)嵌入式研發(fā)中心就職或者兼職參與項目設(shè)計。

學(xué)員作品

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